数逻实验完结有感
谈完工感受
终于把最后一个实验上板完成了，简明扼要地概况一下上这们课的感受吧。
首先,不得不明确,这是一门实验学时为20(+60~80)的实验课！
上这门课最直观的感受就是觉得自己的代码能力还是不够吧，特别是debug的能力实在是太差了，经常会出现泡在实验室里一天debug不出来一个小问题的情况，导致经常身心俱疲但是劳而无获。所以感觉最终大部分有效代码还是来自于我伟大的舍友——respect!
谈实验设计
实验指导书的链接 HITSZ数字逻辑设计指导书
先说一下缺点和建议,整体上看,实验设计还是有一些不成熟的地方吧
- 实验书很多地方表意没有那么清楚,很多的地方表述太简单导致理解上的歧义。
- 实验难度的梯度变化较大(可能和实验学时紧张有关系？)
- 代码的自由度太大了(我觉得可以多框定一些代码的架构,来帮助学生上手)
- 实验书经常会出现随机更新的问题,导致前后实现需求不一样(这个问题室友反应比较严重)
当然我觉得这门课程总体来说还是一门比较好的课程,也看出来老师和助教用了非常多的心思来编撰实验指导书，也都在实时更新，在每个实验的递进关系做的非常好,加强了我们像对vivado这类工具的熟练掌握,一步步地让我们对使用verilog控制fpga有了比较全面的了解。
总体而言，这门课虽然给我带来了很大的“痛苦”，也带来比较大的帮助吧。不管是老师、助教还是室友,都给予我非常多的support,回过头看自己第一次、第二次的实验报告,都是漏洞百出,因为那个时候真的完全不懂(一个学期没有去上过理论课)。后面看西电蔡觉平的verilog课,受益匪浅。
前几个实验其实用行为级建模就可以全部解决,最后一个综合实验用到结构化建模的思想,还是比较贴合实际工程的吧
向为这门课付出的所有老师和助教致敬！
-------------本文结束感谢您的阅读-------------
本文作者：
Arua
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